Міністерство освіти і науки України Національний університет „Львівська політехніка” Звіт з лабораторної роботи № 6 з дисципліни: “Проектування вбудованих комп’ютерних систем” На тему: «Проектування та дослідження регістрових файлів вбудованих систем»  Львів 2014 «Проектування та дослідження регістрових файлів вбудованих систем» Метою роботи є Проектування і перевірка роботи регістрового файлу з заданою викладачем конфігурацією. Регістровий файл повинен мати 2 виходи QA та QB обидва з трьома станами. Розрядність кожного з виходів повинна збігатися з заданою розрядністю регістрів. Регістровий файл повинен мати вхід даних DI. Розрядність входe повинна збігатися з заданою розрядністю регістрів. Регістровий файл повинен мати 3 адресні входи: aa – адреса регістра, з якого будуть читатися дані на вихід QA, ab – адреса регістра, з якого будуть читатися дані на вихід QB, aw – адреса регістра, до якого буде здійснюватися запис даних з входу DI. Регістровий файл повинен мати 3 входи дозволу: en_a – дозвіл видачі даних на вихід QA (при відсутності сигналу en_a вихід QA повинен бути в третьому стані), en_b – дозвіл видачі даних на вихід QB (при відсутності сигналу en_b вихід QB повинен бути в третьому стані), en_w – дозвіл запису з входу DI. Регістровий файл повинен мати входи синхрімпульсів CLK та асинхронного скиду CLR. Регістровий файл повинен забезпечувати одночасні запис та читання на обидва виходи з будь-якого регістра. Таблиця параметрів регістрового файлу, які використовуються в різних варіантах лабораторної роботи, наведена нижче. Варіанти роботи Кількість регістрів у файлі Розрядність кожного з регістрів, біт   4 8 12 16 20 24 28 32  4 1 2 3 4 5 6 7 8  8 9 10 11 12 13 14 21 22  16 15 16 17 18 23 24 25 26  32 19 20 27 28 29 30 31 32   Хід роботи. Запускаю програму: /. Створюю новий проект. Задаю йому своє ім’я GRS_lab6. Відкриваю новий аркуш графічного редактора. За допомогою генератора ядер генерую регістр заданої розрядності, що спрацьовує по фронту, задаю йому своє ім’я: / За допомогою генератора ядер генерую вихідний буфер із трйома станами заданої розрядності, задаю йому своє ім’я: / За допомогою генератора ядер генерую дешифратор з кількістю виходів, яка відповідає кількості регістрів у регістровому файлі, задаю йому своє ім’я: / Проводжу компіляцію створених ядер, розміщую символи ядер регістра та буфера на аркуші, під’єднюю вхідні та вихідні сигнали та контакти, задаю їм імена (розрядність шин повинна збігатися з розрядністю регістра і буферів), / відкомпільовую файл із схемою, зберігаю створену схему ( Gl_RgBuf): Відкриваю новий аркуш графічного редактора. Для візуальної перевірки розміщую на ньому символ дешифратора та щойно утворений символ регістра з двома виходами, з яких буде складатися регістровий файл. / Згенеровую VHDL-опис регістрового файлу користуючись конструкцією Generate мови VHDL. Відкриваю заготовку VHDL-опису: / Додаю опис до проекту: / Задаю ім’я опису: / Вхідні та вихідні контакти (порти) не задавати: / У створеній заготовці описуюю внутрішню схему регістрового файла з необхідною кількістю регістрів. ------------------------------------------------Опис бібліотеки library IEEE; use IEEE.STD_LOGIC_1164.all; library GRS_Lab6; ------------------------------------------Опис регістрового вайлу як одного цілого та його контактів entity GRS_RgBuf_8x4 is port( GRS_clk : in STD_LOGIC; GRS_clr : in STD_LOGIC; GRS_en_a : in STD_LOGIC; GRS_en_b : in STD_LOGIC; GRS_en_w : in STD_LOGIC; GRS_aa : in STD_LOGIC_VECTOR(2 downto 0); GRS_ab : in STD_LOGIC_VECTOR(2 downto 0); GRS_aw : in STD_LOGIC_VECTOR(2 downto 0); GRS_data : in STD_LOGIC_VECTOR(3 downto 0); GRS_qa : out STD_LOGIC_VECTOR(3 downto 0); GRS_qb : out STD_LOGIC_VECTOR(3 downto 0) ); end G...